ロジックボードを上から，キーボード側を手前にして見た図です．
【PDS Expansion Connector Pinout】
（Row-Pin No：Signal nameの順）
A-1，B-1，C-1：GND（Logic ground）
A-2，B-2，C-2，A-3，B-3，C-3，A-4，B-4，C-4：+5V
A-5：/DELAY.CS（*1）
B-5：/SYS.PWR（*2）
C-5：/VPA（Valid peripheral address）
A-6：/VMA（Valid memory access）
B-6：/BR（Bus request）
C-6：/BGACK（Bus grant acknowledge）
A-7：/BG（Bus grant）
B-7：/DTACK（Data transfer acknowledge）
C-7：R/W（Defines bus transfer as read or write signal）
A-8：/LDS（Lower data strobe）
B-8：/UDS（Upper data strobe）
C-8：/AS（Addres strobe）
A-9：GND（Logic ground）
B-9：+5/0V（*3）
C-9：A1（Unbuffered address bus, bit 1）
A-10：A2（Unbuffered address bus, bit 2）
B-10：A3（Unbuffered address bus, bit 3）
C-10：A4（Unbuffered address bus, bit 4）
A-11：A5（Unbuffered address bus, bit 5）
B-11：A6（Unbuffered address bus, bit 6）
C-11：A7（Unbuffered address bus, bit 7）
A-12：A8（Unbuffered address bus, bit 8）
B-12：A9（Unbuffered address bus, bit 9）
C-12：A10（Unbuffered address bus, bit 10）
A-13：A11（Unbuffered address bus, bit 11）
B-13：A12（Unbuffered address bus, bit 12）
C-13：A13（Unbuffered address bus, bit 13）
A-14：A14（Unbuffered address bus, bit 14）
B-14：A15（Unbuffered address bus, bit 15）
C-14：A16（Unbuffered address bus, bit 16）
A-15：A17（Unbuffered address bus, bit 17）
B-15：A18（Unbuffered address bus, bit 18）
C-15，A-16，B-16，B-17，C-17，A-18，B-18，C-18，A-19：reserved
C-16，A-17：nc（No connection）
B-19：+12V
C-19：D0（Unbuffered data bus, bit 0）
A-20：D1（Unbuffered data bus, bit 1）
B-20：D2（Unbuffered data bus, bit 2）
C-20：D3（Unbuffered data bus, bit 3）
A-21：D4（Unbuffered data bus, bit 4）
B-21：D5（Unbuffered data bus, bit 5）
C-21：D6（Unbuffered data bus, bit 6）
A-22：D7（Unbuffered data bus, bit 7）
B-22：D8（Unbuffered data bus, bit 8）
C-22：D9（Unbuffered data bus, bit 9）
A-23：D10（Unbuffered data bus, bit 10）
B-23：D11（Unbuffered data bus, bit 11）
C-23：D12（Unbuffered data bus, bit 12）
A-24：D13（Unbuffered data bus, bit 13）
B-24：D14（Unbuffered data bus, bit 14）
C-24：D15（Unbuffered data bus, bit 15）
A-25：+5/3.7V（*4）
B-25：+5V
C-25：GND（Logic ground）
A-26：A19（Unbuffered address bus, bit 19）
B-26：A20（Unbuffered address bus, bit 20）
C-26：A21（Unbuffered address bus, bit 21）
A-27：A22（Unbuffered address bus, bit 22）
B-27：A23（Unbuffered address bus, bit 23）
C-27：E（E (enable) clock）
A-28：FC0（Function code line 0）
B-28：FC1（Function code line 1）
C-28：FC2（Function code line 2）
A-29：/IPL0（Input priority level line 0）
B-29：/IPL1（Input priority level line 1）
C-29：/IPL2（Input priority level line 2）
A-30：/BERR（*5）
B-30：/EXT.DTACK（External data transfer acknowledge）（*6）
C-30：/SYS.RST（Initiates a system reset）
A-31，C-31，A-32，B-32，C-32：GND（Logic ground）
B-31：16M（16 MHz clock）
*1：Indicates that a wait state is inserted into the current memory cycle and you can delay a CS.
*2：A signal from the Power Manager indicating that associated circuits should tri-state their outputs and go into idle state; /SYS.PWR is pulled high (deasserted) during sleep state.
*3：Provides +5V when the system is running normally and 0V when the system is in sleep mode.
*4：Provides +5V when the system is running normally and +3.7V when the system is in sleep mode.
*5：Bus error signal generated whenever /AS remains low for more than about 250 micro seconds
*6：This signal is an input to the processor logic glue. Assertion delays external generation of the /DTACK signal.
＊Apple Technote HW 12より抜粋